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数MHz以上のアナログ信号をディジタル信号に変換するために

高速A-D変換のしくみとIC活用術(後篇)

高分解能化の手法

2個のA-Dコンバータを使って入力電圧を分担すれば+1ビット

図5に示すように、分解能NビットのA-Dコンバータを2個使用し、アナログ入力電圧範囲を分け合う形で使えたとしたら、合わせてN+1ビットの分解能を得ることができます。
具体的にはアナログ入力は共通に接続し、基準電圧信号を2つのA-Dコンバータが分け合うように与えます。変換結果は、2つのA-Dコンバータのディジタル出力をワイヤードOR接続してNビット分とします。加えて下位側のA-Dコンバータのオーバーフローを検出して+1ビット分(MSB)として使うことができます。これまでに4ビットの並列型A-Dコンバータで、リファレンス端子をディジー・チェーン接続できるタイプのものが市販されていました。

2個のNビットA-Dコンバータにより2倍の分解能を得る方法

サブレンジング方式の構成と演算処理で分解能を2倍に

図6-Aに示すように、同じNビットのA-Dコンバータを2個と、NビットのD-Aコンバータ、減算回路、増幅回路を使うと、最大2Nビット分解能まで得ることができます。これは、前編で説明した2ステップ・サブレンジング方式のA-Dコンバータと同じです。
2個の4ビットA-Dコンバータによるさらなる高分解能化の例

図6-Bで動作をおさらいしましょう。
動作のおさらい
まず入力信号を上位A-DコンバータでおおまかにA-D変換を行います。次に上位A-D変換結果を精度の良いD-Aコンバータに与え、対応する精密なアナログ信号に変換します。そして入力信号とD-A変換結果の差を取ります。この信号のことを残差(レジデュー)といいます。
残差信号を上位A-Dコンバータ1LSBと下位A-Dコンバータのフルスケールの比に対応したゲインで増幅します。
最後に下位A-Dコンバータで残差部分のA-D変換結果を得ます。2つのA-D変換結果を合成して、最終結果を得ます。
図6-Cには減算回路で得られる残差信号を示します。ただしこの構成で2Nビットの変換精度を得るためには、多くの回路が2Nビット以上の精度をもつ必要があります。例えば、上位A-D変換結果を1LSB間違えると、残差信号は下位A-Dコンバータのフルスケール範囲外に行ってしまいます。
減算によって残差信号を得る
これに対しては、図6-Dのように下位A-Dコンバータのフルスケールに対応する上位A-Dコンバータの範囲を1LSBより広く確保して(図では2倍)、上位と下位でオーバーラップして得られるビットをディジタル演算(加算や減算)で補正し、各回路ブロックへの要求精度を緩和させることが一般的に行われます。
オーバーラップビットの効果
実際には図6-Eのように、各部のゲインやオフセットを調整して最適な残差配置を選びます。
1ビット・オーバーラップの場合、得られる分解能は2N-1ビットになります。その際、2N-1ビット以上の精度が必要な回路は、D-Aコンバータ、減算回路とサンプル&ホールド回路だけで、2個のA-Dコンバータと増幅回路はNビット精度があればよくなります。
なお、高周波の入力信号に対しては、サンプル&ホールド回路を付加してA-D変換期間中に入力信号を一定値に保持する必要があります。
4ビットA-Dコンバータ2個による7ビットA-Dコンバータの残差配置例